芯片引线框架封装清洗合明科技分享：芯片失效分析方法和解决方案

芯片引线框架封装清洗合明科技分享：芯片失效常用分析方法和解决方案汇编

一般来说，芯片在研发、生产过程中出现错误是不可避免的，就如房缺补漏一样，哪里出了问题你不仅要解决问题，还要思考为什么会出现问题。随着人们对产品质量和可靠性要求的不断提高，失效分析工作也显得越来越重要，社会的发展就是一个发现问题解决问题的过程，出现问题不可怕，但频繁出现同一类问题是非常可怕的。本文主要探讨的就是如何进行有效的芯片失效分析的解决方案以及常见的分析手段。

失效分析

失效分析是一门发展中的新兴学科，近年开始从军工向普通企业普及。它一般根据失效模式和现象，通过分析和验证，模拟重现失效的现象，找出失效的原因，挖掘出失效的机理的活动。失效分析是确定芯片失效机理的必要手段。失效分析为有效的故障诊断提供了必要的信息。失效分析为设计工程师不断改进或者修复芯片的设计，使之与设计规范更加吻合提供必要的反馈信息。失效分析可以评估不同测试向量的有效性，为生产测试提供必要的补充，为验证测试流程优化提供必要的信息基础。

失效分析基本概念

1.进行失效分析往往需要进行电测量并采用先进的物理、冶金及化学的分析手段。

2.失效分析的目的是确定失效模式和失效机理，提出纠正措施，防止这种失效模式和失效机理的重复出现。

3.失效模式是指观察到的失效现象、失效形式，如开路、短路、参数漂移、功能失效等。

4.失效机理是指失效的物理化学过程，如疲劳、腐蚀和过应力等。

失效分析的意义

1.失效分析是确定芯片失效机理的必要手段。

2.失效分析为有效的故障诊断提供了必要的信息。

3.失效分析为设计工程师不断改进或者修复芯片的设计，使之与设计规范更加吻合提供必要的反馈信息。

4.失效分析可以评估不同测试向量的有效性，为生产测试提供必要的补充，为验证测试流程优化提供必要的信息基础。

失效分析主要步骤和内容

芯片开封：

去除IC封胶，同时保持芯片功能的完整无损，保持 die，bond pads，bond wires乃至lead-frame不受损伤，为下一步芯片失效分析实验做准备。

SEM 扫描电镜/EDX成分分析：

包括材料结构分析/缺陷观察、元素组成常规微区分析、精确测量元器件尺寸等等。探针测试：以微探针快捷方便地获取IC内部电信号。

镭射切割：

以微激光束切断线路或芯片上层特定区域。

EMMI侦测：

EMMI微光显微镜是一种效率极高的失效分错析工具，提供高灵敏度非破坏性的故障定位方式，可侦测和定位非常微弱的发光（可见光及近红外光），由此捕捉各种元件缺陷或异常所产生的漏电流可见光。

OBIRCH应用（镭射光束诱发阻抗值变化测试）：

OBIRCH常用于芯片内部高阻抗及低阻抗分析，线路漏电路径分析。利用OBIRCH方法，可以有效地对电路中缺陷定位，如线条中的空洞、通孔下的空洞。通孔底部高阻区等，也能有效的检测短路或漏电,是发光显微技术的有力补充。

LG液晶热点侦测：

利用液晶感测到IC漏电处分子排列重组，在显微镜下呈现出不同于其它区域的斑状影像，找寻在实际分析中困扰设计人员的漏电区域（超过10mA之故障点）。

定点/非定点芯片研磨：

移除植于液晶驱动芯片 Pad上的金凸块， 保持Pad完好无损，以利后续分析或rebonding。

X-Ray 无损侦测：

检测IC封装中的各种缺陷如层剥离、爆裂、空洞以及打线的完整性，PCB制程中可能存在的缺陷如对齐不良或桥接，开路、短路或不正常连接的缺陷，封装中的锡球完整性。

SAM (SAT)超声波探伤：

可对IC封装内部结构进行非破坏性检测, 有效检出因水气或热能所造成的各种破坏如：o晶元面脱层，o锡球、晶元或填胶中的裂缝，o封装材料内部的气孔，o各种孔洞如晶元接合面、锡球、填胶等处的孔洞。

失效分析的一般程序

1、收集现场场数据

2、电测并确定失效模式

电测失效可分为连接性失效、电参数失效和功能失效。

连接性失效包括开路、短路以及电阻值变化。这类失效容易测试，现场失效多数由静电放电(ESD)和过电应力(EOS)引起。

电参数失效，需进行较复杂的测量，主要表现形式有参数值超出规定范围(超差)和参数不稳定。

确认功能失效，需对元器件输入一个已知的激励信号，测量输出结果。如测得输出状态与预计状态相同，则元器件功能正常，否则为失效,功能测试主要用于集成电路。

三种失效有一定的相关性,即一种失效可能引起其它种类的失效。功能失效和电参数失效的根源时常可归结于连接性失效。在缺乏复杂功能测试设备和测试程序的情况下，有可能用简单的连接性测试和参数测试方法进行电测，结合物理失效分析技术的应用仍然可获得令人满意的失效分析结果。

3、非破坏检查

X-Ray检测，即为在不破坏芯片情况下，利用X射线透视元器件(多方向及角度可选)，检测元器件的封装情况，如气泡、邦定线异常，晶粒尺寸，支架方向等。

适用情境：

检查邦定有无异常、封装有无缺陷、确认晶粒尺寸及layout

优势：工期短，直观易分析

劣势：获得信息有限

局限性：

1、相同批次的器件，不同封装生产线的器件内部形状略微不同;

2、内部线路损伤或缺陷很难检查出来，必须通过功能测试及其他试验获得。

案例分析：

X-Ray 探伤----气泡、邦定线

X-Ray 真伪鉴别----空包弹(图中可见，未有晶粒)

“徒有其表”

下面这个才是货真价实的

X-Ray用于产地分析(下图中同品牌同型号的芯片)

X-Ray 用于失效分析(PCB探伤、分析)

(下面这个密密麻麻的圆点就是BGA的锡珠。下图我们可以看出，这个芯片实际上是BGA二次封装的)

4、打开封装

开封方法有机械方法和化学方法两种,按封装材料来分类，微电子器件的封装种类包括玻璃封装(二极管)、金属壳封装、陶瓷封装、塑料封装等。

机械开封

化学开封

5、显微形貌像技术

光学显微镜分析技术

扫描电子显微镜的二次电子像技术

电压效应的失效定位技术

6、半导体主要失效机理分析

正常芯片电压衬度像

失效芯片电压衬度像

电压衬度差像

电应力(EOD)损伤

静电放电(ESD)损伤

封装失效

引线键合失效

芯片粘接不良

金属半导体接触退化

钠离子沾污失效

氧化层针孔失效

针对失效分析企业该如何做？

一、培养失效分析队伍

难做不等于不能做。对于绝大多数企业而言，根据自己的实力来装备培养自己失效分析队伍也是需要的。一般的企业做失效分析可以先配备一个晶体管图示仪，好点的国产货也就万把块钱。在一个仪器上培养这方面的人，就比全面铺开要方便很多。而通过晶体管图示仪基本上可以把失效器件定位到失效的管脚上，如果条件好，还能确认是电过应力损坏还是静电损坏。知道了这两点就可以帮助开发人员检查设计，而如果是静电损伤，则可改善生产使用的防护条件了。

二、建立金相分析实验室

如果想要再进一步分析，则需要建立一个金相分析实验室了。这所需要的设备为：金相显微镜、体视显微镜和切割机、磨抛机及制样的耗材了。如果有了这样的实验室，除了可以看各种元器件的表面损伤外，还可以通过制作切片的方法观察内部情况。而且实验室到了这个层次，不仅仅可以用作元器件的失效分析，也可以用于焊接组装工艺失效的检查，比如检查焊接情况、金属间化合物的生成情况等。而且这时还可以用于元器件的z初认证及进行破坏性物理分析。

到这个阶段基本上投入就比较大了。如果使用全套进口设备，那么总价至少也要60~90万人民币左右。如果使用国产设备那么投入可以少很多。采用全套国产设备，基本上可以在10万人民币以内完成。此时对人员素质上，需要有了解电子元器件材料科学、半导体物理学的人员进行相关工作。

对于集成电路而言，很多失效都是发生在键合系统上的，也就是管脚和集成电路芯片的连接上。用金相切片的方法，很多时候会破坏芯片的键合系统。这时候，可能会用到开封机来打开集成电路表面的塑料材料。对于很多企业而且言，这个东西就太贵了，往往要几万美元。而且还要经常更换喷嘴之类昂贵的耗材，所以很多企业干脆就不买这个东西，采用手工开封的方法进行，youtube上甚至可以看到老外这么干。不过开封需要使用到强酸，有些化学药品还属于国家管制药品，需要到公安局去备案。而且实际实施时，不论是用开封机还是手工开封，都需要在通风厨中进行，做好个人防护。对于人员而言，除了上述知识外，要动用强腐蚀的化学药品，原则上要有“危险化学品作业证”。

三、借助失效分析公司或者高校

一般的企业做到以上这个层次就可以了。如果在进行上述分析后还无法定案，这时候可以到社会上的失效分析公司，或者到大学高校中去，租借他们的设备进行分析。对于怀疑有来料问题做造成的批次失效鉴别时，则一定要去具有IEC 17025认证的实验室去做第三方分析鉴定。他们出具的报告才有法律效力。

如果一个企业要把自己的企业做成百年老店，就必须要有质量过硬的产品。而失效分析是发现质量问题的重要手段，对提升质量有重要意义，希望我们的失效分析不再尴尬。

总结

开车的人都知道，哪里z能练出驾驶水平?高速公路不行，只有闹市和不良路况才能提高水平。对于失效分析来说也是如此，只有将失效分析进行彻底了，才能迎来更好的技术发展。

来源：电子发烧友 作者：工程师谭军

合明科技谈：组件清洗的价值和适用性

文章关键词导读：IPC、组件清洗、表面贴装技术

表面贴装技术发展与创新的路径是对市场所要求的高功能性、降低成本、减少周期时间、提升质量压力的相应过程。为增加功能，当今的电路组件将多功能性的要求纳入较小面积的电路板设计。先进的封装设计需要更多的互联来支持功率需求和带宽。无源（被动）和有源（主动）元器件的尺寸变小以及许多面阵列节距和托高高度也降低，这都增加了枝晶生成及电话学迁移的风险。同时，在板上也会扩充功能性驱动封装尺寸和较高计数的输入/输出。考虑的关键指标是表面面积与Z轴高度比，这个比值的增加会使得进入和从大面积/小的Z轴高度的空间去除残留更加困难。

技术基准的市场压力增加了可靠性的要求，作为电子组装业者溯及上游的常规设计到临界以及前沿技术。在过去的二十年里，传统的表面贴装技术成功地采用了低残留免洗焊接工艺。今日对印制电路板厂商的挑战则取决于密度、无铅化、微型化。高性能电子组件的设计将由多层和叠层封装密度，增加输入/输出数量，缩小陈列节距，和更小的元器件托高高度等要求驱使着。额外的要求包括成本控制、制程限制、安全和环境法规（包括国家和国际约束以及地方性的规范和风气）制约的工艺变化，并且需要根据不断增加的供应链来控制程序的完成。

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